Merge zizzer.eecs.umich.edu:/z/stever/bk/newmem-head
into zizzer.eecs.umich.edu:/z/stever/bk/newmem-cache3 --HG-- extra : convert_revision : c961d1bf2acaae6807870b78f444a4a606be65cc
This commit is contained in:
commit
f5a4b454c3
6 changed files with 6 additions and 2810 deletions
6
tests/long/20.parser/ref/alpha/linux/NOTE
Normal file
6
tests/long/20.parser/ref/alpha/linux/NOTE
Normal file
|
@ -0,0 +1,6 @@
|
||||||
|
I removed the reference outputs for this program because it's taking
|
||||||
|
way too long... over an hour for simple-atomic and over 19 hrs for
|
||||||
|
o3-timing. We need to find a shorter input if we want to keep this
|
||||||
|
in the regressions.
|
||||||
|
|
||||||
|
Steve
|
|
@ -1,417 +0,0 @@
|
||||||
[root]
|
|
||||||
type=Root
|
|
||||||
children=system
|
|
||||||
checkpoint=
|
|
||||||
clock=1000000000000
|
|
||||||
max_tick=0
|
|
||||||
output_file=cout
|
|
||||||
progress_interval=0
|
|
||||||
|
|
||||||
[debug]
|
|
||||||
break_cycles=
|
|
||||||
|
|
||||||
[exetrace]
|
|
||||||
intel_format=false
|
|
||||||
pc_symbol=true
|
|
||||||
print_cpseq=false
|
|
||||||
print_cycle=true
|
|
||||||
print_data=true
|
|
||||||
print_effaddr=true
|
|
||||||
print_fetchseq=false
|
|
||||||
print_iregs=false
|
|
||||||
print_opclass=true
|
|
||||||
print_thread=true
|
|
||||||
speculative=true
|
|
||||||
trace_system=client
|
|
||||||
|
|
||||||
[serialize]
|
|
||||||
count=10
|
|
||||||
cycle=0
|
|
||||||
dir=cpt.%012d
|
|
||||||
period=0
|
|
||||||
|
|
||||||
[stats]
|
|
||||||
descriptions=true
|
|
||||||
dump_cycle=0
|
|
||||||
dump_period=0
|
|
||||||
dump_reset=false
|
|
||||||
ignore_events=
|
|
||||||
mysql_db=
|
|
||||||
mysql_host=
|
|
||||||
mysql_password=
|
|
||||||
mysql_user=
|
|
||||||
project_name=test
|
|
||||||
simulation_name=test
|
|
||||||
simulation_sample=0
|
|
||||||
text_compat=true
|
|
||||||
text_file=m5stats.txt
|
|
||||||
|
|
||||||
[system]
|
|
||||||
type=System
|
|
||||||
children=cpu membus physmem
|
|
||||||
mem_mode=atomic
|
|
||||||
physmem=system.physmem
|
|
||||||
|
|
||||||
[system.cpu]
|
|
||||||
type=DerivO3CPU
|
|
||||||
children=dcache fuPool icache l2cache toL2Bus workload
|
|
||||||
BTBEntries=4096
|
|
||||||
BTBTagSize=16
|
|
||||||
LFSTSize=1024
|
|
||||||
LQEntries=32
|
|
||||||
RASSize=16
|
|
||||||
SQEntries=32
|
|
||||||
SSITSize=1024
|
|
||||||
activity=0
|
|
||||||
backComSize=5
|
|
||||||
choiceCtrBits=2
|
|
||||||
choicePredictorSize=8192
|
|
||||||
clock=1
|
|
||||||
commitToDecodeDelay=1
|
|
||||||
commitToFetchDelay=1
|
|
||||||
commitToIEWDelay=1
|
|
||||||
commitToRenameDelay=1
|
|
||||||
commitWidth=8
|
|
||||||
decodeToFetchDelay=1
|
|
||||||
decodeToRenameDelay=1
|
|
||||||
decodeWidth=8
|
|
||||||
defer_registration=false
|
|
||||||
dispatchWidth=8
|
|
||||||
fetchToDecodeDelay=1
|
|
||||||
fetchTrapLatency=1
|
|
||||||
fetchWidth=8
|
|
||||||
forwardComSize=5
|
|
||||||
fuPool=system.cpu.fuPool
|
|
||||||
function_trace=false
|
|
||||||
function_trace_start=0
|
|
||||||
globalCtrBits=2
|
|
||||||
globalHistoryBits=13
|
|
||||||
globalPredictorSize=8192
|
|
||||||
iewToCommitDelay=1
|
|
||||||
iewToDecodeDelay=1
|
|
||||||
iewToFetchDelay=1
|
|
||||||
iewToRenameDelay=1
|
|
||||||
instShiftAmt=2
|
|
||||||
issueToExecuteDelay=1
|
|
||||||
issueWidth=8
|
|
||||||
localCtrBits=2
|
|
||||||
localHistoryBits=11
|
|
||||||
localHistoryTableSize=2048
|
|
||||||
localPredictorSize=2048
|
|
||||||
max_insts_all_threads=0
|
|
||||||
max_insts_any_thread=0
|
|
||||||
max_loads_all_threads=0
|
|
||||||
max_loads_any_thread=0
|
|
||||||
mem=system.cpu.dcache
|
|
||||||
numIQEntries=64
|
|
||||||
numPhysFloatRegs=256
|
|
||||||
numPhysIntRegs=256
|
|
||||||
numROBEntries=192
|
|
||||||
numRobs=1
|
|
||||||
numThreads=1
|
|
||||||
predType=tournament
|
|
||||||
renameToDecodeDelay=1
|
|
||||||
renameToFetchDelay=1
|
|
||||||
renameToIEWDelay=2
|
|
||||||
renameToROBDelay=1
|
|
||||||
renameWidth=8
|
|
||||||
squashWidth=8
|
|
||||||
system=system
|
|
||||||
trapLatency=13
|
|
||||||
wbDepth=1
|
|
||||||
wbWidth=8
|
|
||||||
workload=system.cpu.workload
|
|
||||||
dcache_port=system.cpu.dcache.cpu_side
|
|
||||||
icache_port=system.cpu.icache.cpu_side
|
|
||||||
|
|
||||||
[system.cpu.dcache]
|
|
||||||
type=BaseCache
|
|
||||||
adaptive_compression=false
|
|
||||||
assoc=2
|
|
||||||
block_size=64
|
|
||||||
compressed_bus=false
|
|
||||||
compression_latency=0
|
|
||||||
do_copy=false
|
|
||||||
hash_delay=1
|
|
||||||
hit_latency=1
|
|
||||||
latency=1
|
|
||||||
lifo=false
|
|
||||||
max_miss_count=0
|
|
||||||
mshrs=10
|
|
||||||
prefetch_access=false
|
|
||||||
prefetch_cache_check_push=true
|
|
||||||
prefetch_data_accesses_only=false
|
|
||||||
prefetch_degree=1
|
|
||||||
prefetch_latency=10
|
|
||||||
prefetch_miss=false
|
|
||||||
prefetch_past_page=false
|
|
||||||
prefetch_policy=none
|
|
||||||
prefetch_serial_squash=false
|
|
||||||
prefetch_use_cpu_id=true
|
|
||||||
prefetcher_size=100
|
|
||||||
prioritizeRequests=false
|
|
||||||
protocol=Null
|
|
||||||
repl=Null
|
|
||||||
size=262144
|
|
||||||
split=false
|
|
||||||
split_size=0
|
|
||||||
store_compressed=false
|
|
||||||
subblock_size=0
|
|
||||||
tgts_per_mshr=5
|
|
||||||
trace_addr=0
|
|
||||||
two_queue=false
|
|
||||||
write_buffers=8
|
|
||||||
cpu_side=system.cpu.dcache_port
|
|
||||||
mem_side=system.cpu.toL2Bus.port[1]
|
|
||||||
|
|
||||||
[system.cpu.fuPool]
|
|
||||||
type=FUPool
|
|
||||||
children=FUList0 FUList1 FUList2 FUList3 FUList4 FUList5 FUList6 FUList7
|
|
||||||
FUList=system.cpu.fuPool.FUList0 system.cpu.fuPool.FUList1 system.cpu.fuPool.FUList2 system.cpu.fuPool.FUList3 system.cpu.fuPool.FUList4 system.cpu.fuPool.FUList5 system.cpu.fuPool.FUList6 system.cpu.fuPool.FUList7
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList0]
|
|
||||||
type=FUDesc
|
|
||||||
children=opList0
|
|
||||||
count=6
|
|
||||||
opList=system.cpu.fuPool.FUList0.opList0
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList0.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=IntAlu
|
|
||||||
opLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList1]
|
|
||||||
type=FUDesc
|
|
||||||
children=opList0 opList1
|
|
||||||
count=2
|
|
||||||
opList=system.cpu.fuPool.FUList1.opList0 system.cpu.fuPool.FUList1.opList1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList1.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=IntMult
|
|
||||||
opLat=3
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList1.opList1]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=19
|
|
||||||
opClass=IntDiv
|
|
||||||
opLat=20
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList2]
|
|
||||||
type=FUDesc
|
|
||||||
children=opList0 opList1 opList2
|
|
||||||
count=4
|
|
||||||
opList=system.cpu.fuPool.FUList2.opList0 system.cpu.fuPool.FUList2.opList1 system.cpu.fuPool.FUList2.opList2
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList2.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=FloatAdd
|
|
||||||
opLat=2
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList2.opList1]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=FloatCmp
|
|
||||||
opLat=2
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList2.opList2]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=FloatCvt
|
|
||||||
opLat=2
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList3]
|
|
||||||
type=FUDesc
|
|
||||||
children=opList0 opList1 opList2
|
|
||||||
count=2
|
|
||||||
opList=system.cpu.fuPool.FUList3.opList0 system.cpu.fuPool.FUList3.opList1 system.cpu.fuPool.FUList3.opList2
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList3.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=FloatMult
|
|
||||||
opLat=4
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList3.opList1]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=12
|
|
||||||
opClass=FloatDiv
|
|
||||||
opLat=12
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList3.opList2]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=24
|
|
||||||
opClass=FloatSqrt
|
|
||||||
opLat=24
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList4]
|
|
||||||
type=FUDesc
|
|
||||||
children=opList0
|
|
||||||
count=0
|
|
||||||
opList=system.cpu.fuPool.FUList4.opList0
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList4.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=MemRead
|
|
||||||
opLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList5]
|
|
||||||
type=FUDesc
|
|
||||||
children=opList0
|
|
||||||
count=0
|
|
||||||
opList=system.cpu.fuPool.FUList5.opList0
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList5.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=MemWrite
|
|
||||||
opLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList6]
|
|
||||||
type=FUDesc
|
|
||||||
children=opList0 opList1
|
|
||||||
count=4
|
|
||||||
opList=system.cpu.fuPool.FUList6.opList0 system.cpu.fuPool.FUList6.opList1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList6.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=MemRead
|
|
||||||
opLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList6.opList1]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=1
|
|
||||||
opClass=MemWrite
|
|
||||||
opLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList7]
|
|
||||||
type=FUDesc
|
|
||||||
children=opList0
|
|
||||||
count=1
|
|
||||||
opList=system.cpu.fuPool.FUList7.opList0
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList7.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
issueLat=3
|
|
||||||
opClass=IprAccess
|
|
||||||
opLat=3
|
|
||||||
|
|
||||||
[system.cpu.icache]
|
|
||||||
type=BaseCache
|
|
||||||
adaptive_compression=false
|
|
||||||
assoc=2
|
|
||||||
block_size=64
|
|
||||||
compressed_bus=false
|
|
||||||
compression_latency=0
|
|
||||||
do_copy=false
|
|
||||||
hash_delay=1
|
|
||||||
hit_latency=1
|
|
||||||
latency=1
|
|
||||||
lifo=false
|
|
||||||
max_miss_count=0
|
|
||||||
mshrs=10
|
|
||||||
prefetch_access=false
|
|
||||||
prefetch_cache_check_push=true
|
|
||||||
prefetch_data_accesses_only=false
|
|
||||||
prefetch_degree=1
|
|
||||||
prefetch_latency=10
|
|
||||||
prefetch_miss=false
|
|
||||||
prefetch_past_page=false
|
|
||||||
prefetch_policy=none
|
|
||||||
prefetch_serial_squash=false
|
|
||||||
prefetch_use_cpu_id=true
|
|
||||||
prefetcher_size=100
|
|
||||||
prioritizeRequests=false
|
|
||||||
protocol=Null
|
|
||||||
repl=Null
|
|
||||||
size=131072
|
|
||||||
split=false
|
|
||||||
split_size=0
|
|
||||||
store_compressed=false
|
|
||||||
subblock_size=0
|
|
||||||
tgts_per_mshr=5
|
|
||||||
trace_addr=0
|
|
||||||
two_queue=false
|
|
||||||
write_buffers=8
|
|
||||||
cpu_side=system.cpu.icache_port
|
|
||||||
mem_side=system.cpu.toL2Bus.port[0]
|
|
||||||
|
|
||||||
[system.cpu.l2cache]
|
|
||||||
type=BaseCache
|
|
||||||
adaptive_compression=false
|
|
||||||
assoc=2
|
|
||||||
block_size=64
|
|
||||||
compressed_bus=false
|
|
||||||
compression_latency=0
|
|
||||||
do_copy=false
|
|
||||||
hash_delay=1
|
|
||||||
hit_latency=1
|
|
||||||
latency=1
|
|
||||||
lifo=false
|
|
||||||
max_miss_count=0
|
|
||||||
mshrs=10
|
|
||||||
prefetch_access=false
|
|
||||||
prefetch_cache_check_push=true
|
|
||||||
prefetch_data_accesses_only=false
|
|
||||||
prefetch_degree=1
|
|
||||||
prefetch_latency=10
|
|
||||||
prefetch_miss=false
|
|
||||||
prefetch_past_page=false
|
|
||||||
prefetch_policy=none
|
|
||||||
prefetch_serial_squash=false
|
|
||||||
prefetch_use_cpu_id=true
|
|
||||||
prefetcher_size=100
|
|
||||||
prioritizeRequests=false
|
|
||||||
protocol=Null
|
|
||||||
repl=Null
|
|
||||||
size=2097152
|
|
||||||
split=false
|
|
||||||
split_size=0
|
|
||||||
store_compressed=false
|
|
||||||
subblock_size=0
|
|
||||||
tgts_per_mshr=5
|
|
||||||
trace_addr=0
|
|
||||||
two_queue=false
|
|
||||||
write_buffers=8
|
|
||||||
cpu_side=system.cpu.toL2Bus.port[2]
|
|
||||||
mem_side=system.membus.port[1]
|
|
||||||
|
|
||||||
[system.cpu.toL2Bus]
|
|
||||||
type=Bus
|
|
||||||
bus_id=0
|
|
||||||
port=system.cpu.icache.mem_side system.cpu.dcache.mem_side system.cpu.l2cache.cpu_side
|
|
||||||
|
|
||||||
[system.cpu.workload]
|
|
||||||
type=LiveProcess
|
|
||||||
cmd=hello
|
|
||||||
env=
|
|
||||||
executable=tests/test-progs/hello/bin/alpha/linux/hello
|
|
||||||
input=cin
|
|
||||||
output=cout
|
|
||||||
system=system
|
|
||||||
|
|
||||||
[system.membus]
|
|
||||||
type=Bus
|
|
||||||
bus_id=0
|
|
||||||
port=system.physmem.port system.cpu.l2cache.mem_side
|
|
||||||
|
|
||||||
[system.physmem]
|
|
||||||
type=PhysicalMemory
|
|
||||||
file=
|
|
||||||
latency=1
|
|
||||||
range=0:134217727
|
|
||||||
port=system.membus.port[0]
|
|
||||||
|
|
||||||
[trace]
|
|
||||||
bufsize=0
|
|
||||||
dump_on_exit=false
|
|
||||||
file=cout
|
|
||||||
flags=
|
|
||||||
ignore=
|
|
||||||
start=0
|
|
||||||
|
|
|
@ -1,403 +0,0 @@
|
||||||
[root]
|
|
||||||
type=Root
|
|
||||||
clock=1000000000000
|
|
||||||
max_tick=0
|
|
||||||
progress_interval=0
|
|
||||||
output_file=cout
|
|
||||||
|
|
||||||
[system.physmem]
|
|
||||||
type=PhysicalMemory
|
|
||||||
file=
|
|
||||||
range=[0,134217727]
|
|
||||||
latency=1
|
|
||||||
|
|
||||||
[system]
|
|
||||||
type=System
|
|
||||||
physmem=system.physmem
|
|
||||||
mem_mode=atomic
|
|
||||||
|
|
||||||
[system.membus]
|
|
||||||
type=Bus
|
|
||||||
bus_id=0
|
|
||||||
|
|
||||||
[system.cpu.workload]
|
|
||||||
type=LiveProcess
|
|
||||||
cmd=hello
|
|
||||||
executable=tests/test-progs/hello/bin/alpha/linux/hello
|
|
||||||
input=cin
|
|
||||||
output=cout
|
|
||||||
env=
|
|
||||||
system=system
|
|
||||||
|
|
||||||
[system.cpu.dcache]
|
|
||||||
type=BaseCache
|
|
||||||
size=262144
|
|
||||||
assoc=2
|
|
||||||
block_size=64
|
|
||||||
latency=1
|
|
||||||
mshrs=10
|
|
||||||
tgts_per_mshr=5
|
|
||||||
write_buffers=8
|
|
||||||
prioritizeRequests=false
|
|
||||||
do_copy=false
|
|
||||||
protocol=null
|
|
||||||
trace_addr=0
|
|
||||||
hash_delay=1
|
|
||||||
repl=null
|
|
||||||
compressed_bus=false
|
|
||||||
store_compressed=false
|
|
||||||
adaptive_compression=false
|
|
||||||
compression_latency=0
|
|
||||||
block_size=64
|
|
||||||
max_miss_count=0
|
|
||||||
addr_range=[0,18446744073709551615]
|
|
||||||
split=false
|
|
||||||
split_size=0
|
|
||||||
lifo=false
|
|
||||||
two_queue=false
|
|
||||||
prefetch_miss=false
|
|
||||||
prefetch_access=false
|
|
||||||
prefetcher_size=100
|
|
||||||
prefetch_past_page=false
|
|
||||||
prefetch_serial_squash=false
|
|
||||||
prefetch_latency=10
|
|
||||||
prefetch_degree=1
|
|
||||||
prefetch_policy=none
|
|
||||||
prefetch_cache_check_push=true
|
|
||||||
prefetch_use_cpu_id=true
|
|
||||||
prefetch_data_accesses_only=false
|
|
||||||
hit_latency=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList0.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=IntAlu
|
|
||||||
opLat=1
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList0]
|
|
||||||
type=FUDesc
|
|
||||||
opList=system.cpu.fuPool.FUList0.opList0
|
|
||||||
count=6
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList1.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=IntMult
|
|
||||||
opLat=3
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList1.opList1]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=IntDiv
|
|
||||||
opLat=20
|
|
||||||
issueLat=19
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList1]
|
|
||||||
type=FUDesc
|
|
||||||
opList=system.cpu.fuPool.FUList1.opList0 system.cpu.fuPool.FUList1.opList1
|
|
||||||
count=2
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList2.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=FloatAdd
|
|
||||||
opLat=2
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList2.opList1]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=FloatCmp
|
|
||||||
opLat=2
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList2.opList2]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=FloatCvt
|
|
||||||
opLat=2
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList2]
|
|
||||||
type=FUDesc
|
|
||||||
opList=system.cpu.fuPool.FUList2.opList0 system.cpu.fuPool.FUList2.opList1 system.cpu.fuPool.FUList2.opList2
|
|
||||||
count=4
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList3.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=FloatMult
|
|
||||||
opLat=4
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList3.opList1]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=FloatDiv
|
|
||||||
opLat=12
|
|
||||||
issueLat=12
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList3.opList2]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=FloatSqrt
|
|
||||||
opLat=24
|
|
||||||
issueLat=24
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList3]
|
|
||||||
type=FUDesc
|
|
||||||
opList=system.cpu.fuPool.FUList3.opList0 system.cpu.fuPool.FUList3.opList1 system.cpu.fuPool.FUList3.opList2
|
|
||||||
count=2
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList4.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=MemRead
|
|
||||||
opLat=1
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList4]
|
|
||||||
type=FUDesc
|
|
||||||
opList=system.cpu.fuPool.FUList4.opList0
|
|
||||||
count=0
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList5.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=MemWrite
|
|
||||||
opLat=1
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList5]
|
|
||||||
type=FUDesc
|
|
||||||
opList=system.cpu.fuPool.FUList5.opList0
|
|
||||||
count=0
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList6.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=MemRead
|
|
||||||
opLat=1
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList6.opList1]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=MemWrite
|
|
||||||
opLat=1
|
|
||||||
issueLat=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList6]
|
|
||||||
type=FUDesc
|
|
||||||
opList=system.cpu.fuPool.FUList6.opList0 system.cpu.fuPool.FUList6.opList1
|
|
||||||
count=4
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList7.opList0]
|
|
||||||
type=OpDesc
|
|
||||||
opClass=IprAccess
|
|
||||||
opLat=3
|
|
||||||
issueLat=3
|
|
||||||
|
|
||||||
[system.cpu.fuPool.FUList7]
|
|
||||||
type=FUDesc
|
|
||||||
opList=system.cpu.fuPool.FUList7.opList0
|
|
||||||
count=1
|
|
||||||
|
|
||||||
[system.cpu.fuPool]
|
|
||||||
type=FUPool
|
|
||||||
FUList=system.cpu.fuPool.FUList0 system.cpu.fuPool.FUList1 system.cpu.fuPool.FUList2 system.cpu.fuPool.FUList3 system.cpu.fuPool.FUList4 system.cpu.fuPool.FUList5 system.cpu.fuPool.FUList6 system.cpu.fuPool.FUList7
|
|
||||||
|
|
||||||
[system.cpu]
|
|
||||||
type=DerivO3CPU
|
|
||||||
clock=1
|
|
||||||
numThreads=1
|
|
||||||
activity=0
|
|
||||||
workload=system.cpu.workload
|
|
||||||
mem=system.cpu.dcache
|
|
||||||
checker=null
|
|
||||||
max_insts_any_thread=0
|
|
||||||
max_insts_all_threads=0
|
|
||||||
max_loads_any_thread=0
|
|
||||||
max_loads_all_threads=0
|
|
||||||
cachePorts=200
|
|
||||||
decodeToFetchDelay=1
|
|
||||||
renameToFetchDelay=1
|
|
||||||
iewToFetchDelay=1
|
|
||||||
commitToFetchDelay=1
|
|
||||||
fetchWidth=8
|
|
||||||
renameToDecodeDelay=1
|
|
||||||
iewToDecodeDelay=1
|
|
||||||
commitToDecodeDelay=1
|
|
||||||
fetchToDecodeDelay=1
|
|
||||||
decodeWidth=8
|
|
||||||
iewToRenameDelay=1
|
|
||||||
commitToRenameDelay=1
|
|
||||||
decodeToRenameDelay=1
|
|
||||||
renameWidth=8
|
|
||||||
commitToIEWDelay=1
|
|
||||||
renameToIEWDelay=2
|
|
||||||
issueToExecuteDelay=1
|
|
||||||
dispatchWidth=8
|
|
||||||
issueWidth=8
|
|
||||||
wbWidth=8
|
|
||||||
wbDepth=1
|
|
||||||
fuPool=system.cpu.fuPool
|
|
||||||
iewToCommitDelay=1
|
|
||||||
renameToROBDelay=1
|
|
||||||
commitWidth=8
|
|
||||||
squashWidth=8
|
|
||||||
trapLatency=13
|
|
||||||
backComSize=5
|
|
||||||
forwardComSize=5
|
|
||||||
predType=tournament
|
|
||||||
localPredictorSize=2048
|
|
||||||
localCtrBits=2
|
|
||||||
localHistoryTableSize=2048
|
|
||||||
localHistoryBits=11
|
|
||||||
globalPredictorSize=8192
|
|
||||||
globalCtrBits=2
|
|
||||||
globalHistoryBits=13
|
|
||||||
choicePredictorSize=8192
|
|
||||||
choiceCtrBits=2
|
|
||||||
BTBEntries=4096
|
|
||||||
BTBTagSize=16
|
|
||||||
RASSize=16
|
|
||||||
LQEntries=32
|
|
||||||
SQEntries=32
|
|
||||||
LFSTSize=1024
|
|
||||||
SSITSize=1024
|
|
||||||
numPhysIntRegs=256
|
|
||||||
numPhysFloatRegs=256
|
|
||||||
numIQEntries=64
|
|
||||||
numROBEntries=192
|
|
||||||
smtNumFetchingThreads=1
|
|
||||||
smtFetchPolicy=SingleThread
|
|
||||||
smtLSQPolicy=Partitioned
|
|
||||||
smtLSQThreshold=100
|
|
||||||
smtIQPolicy=Partitioned
|
|
||||||
smtIQThreshold=100
|
|
||||||
smtROBPolicy=Partitioned
|
|
||||||
smtROBThreshold=100
|
|
||||||
smtCommitPolicy=RoundRobin
|
|
||||||
instShiftAmt=2
|
|
||||||
defer_registration=false
|
|
||||||
function_trace=false
|
|
||||||
function_trace_start=0
|
|
||||||
|
|
||||||
[system.cpu.icache]
|
|
||||||
type=BaseCache
|
|
||||||
size=131072
|
|
||||||
assoc=2
|
|
||||||
block_size=64
|
|
||||||
latency=1
|
|
||||||
mshrs=10
|
|
||||||
tgts_per_mshr=5
|
|
||||||
write_buffers=8
|
|
||||||
prioritizeRequests=false
|
|
||||||
do_copy=false
|
|
||||||
protocol=null
|
|
||||||
trace_addr=0
|
|
||||||
hash_delay=1
|
|
||||||
repl=null
|
|
||||||
compressed_bus=false
|
|
||||||
store_compressed=false
|
|
||||||
adaptive_compression=false
|
|
||||||
compression_latency=0
|
|
||||||
block_size=64
|
|
||||||
max_miss_count=0
|
|
||||||
addr_range=[0,18446744073709551615]
|
|
||||||
split=false
|
|
||||||
split_size=0
|
|
||||||
lifo=false
|
|
||||||
two_queue=false
|
|
||||||
prefetch_miss=false
|
|
||||||
prefetch_access=false
|
|
||||||
prefetcher_size=100
|
|
||||||
prefetch_past_page=false
|
|
||||||
prefetch_serial_squash=false
|
|
||||||
prefetch_latency=10
|
|
||||||
prefetch_degree=1
|
|
||||||
prefetch_policy=none
|
|
||||||
prefetch_cache_check_push=true
|
|
||||||
prefetch_use_cpu_id=true
|
|
||||||
prefetch_data_accesses_only=false
|
|
||||||
hit_latency=1
|
|
||||||
|
|
||||||
[system.cpu.l2cache]
|
|
||||||
type=BaseCache
|
|
||||||
size=2097152
|
|
||||||
assoc=2
|
|
||||||
block_size=64
|
|
||||||
latency=1
|
|
||||||
mshrs=10
|
|
||||||
tgts_per_mshr=5
|
|
||||||
write_buffers=8
|
|
||||||
prioritizeRequests=false
|
|
||||||
do_copy=false
|
|
||||||
protocol=null
|
|
||||||
trace_addr=0
|
|
||||||
hash_delay=1
|
|
||||||
repl=null
|
|
||||||
compressed_bus=false
|
|
||||||
store_compressed=false
|
|
||||||
adaptive_compression=false
|
|
||||||
compression_latency=0
|
|
||||||
block_size=64
|
|
||||||
max_miss_count=0
|
|
||||||
addr_range=[0,18446744073709551615]
|
|
||||||
split=false
|
|
||||||
split_size=0
|
|
||||||
lifo=false
|
|
||||||
two_queue=false
|
|
||||||
prefetch_miss=false
|
|
||||||
prefetch_access=false
|
|
||||||
prefetcher_size=100
|
|
||||||
prefetch_past_page=false
|
|
||||||
prefetch_serial_squash=false
|
|
||||||
prefetch_latency=10
|
|
||||||
prefetch_degree=1
|
|
||||||
prefetch_policy=none
|
|
||||||
prefetch_cache_check_push=true
|
|
||||||
prefetch_use_cpu_id=true
|
|
||||||
prefetch_data_accesses_only=false
|
|
||||||
hit_latency=1
|
|
||||||
|
|
||||||
[system.cpu.toL2Bus]
|
|
||||||
type=Bus
|
|
||||||
bus_id=0
|
|
||||||
|
|
||||||
[trace]
|
|
||||||
flags=
|
|
||||||
start=0
|
|
||||||
bufsize=0
|
|
||||||
file=cout
|
|
||||||
dump_on_exit=false
|
|
||||||
ignore=
|
|
||||||
|
|
||||||
[stats]
|
|
||||||
descriptions=true
|
|
||||||
project_name=test
|
|
||||||
simulation_name=test
|
|
||||||
simulation_sample=0
|
|
||||||
text_file=m5stats.txt
|
|
||||||
text_compat=true
|
|
||||||
mysql_db=
|
|
||||||
mysql_user=
|
|
||||||
mysql_password=
|
|
||||||
mysql_host=
|
|
||||||
events_start=-1
|
|
||||||
dump_reset=false
|
|
||||||
dump_cycle=0
|
|
||||||
dump_period=0
|
|
||||||
ignore_events=
|
|
||||||
|
|
||||||
[random]
|
|
||||||
seed=1
|
|
||||||
|
|
||||||
[exetrace]
|
|
||||||
speculative=true
|
|
||||||
print_cycle=true
|
|
||||||
print_opclass=true
|
|
||||||
print_thread=true
|
|
||||||
print_effaddr=true
|
|
||||||
print_data=true
|
|
||||||
print_iregs=false
|
|
||||||
print_fetchseq=false
|
|
||||||
print_cpseq=false
|
|
||||||
print_reg_delta=false
|
|
||||||
pc_symbol=true
|
|
||||||
intel_format=false
|
|
||||||
trace_system=client
|
|
||||||
|
|
||||||
[debug]
|
|
||||||
break_cycles=
|
|
||||||
|
|
File diff suppressed because it is too large
Load diff
|
@ -1,3 +0,0 @@
|
||||||
warn: Entering event queue @ 0. Starting simulation...
|
|
||||||
warn: cycle 0: fault (page_table_fault) detected @ PC 0x000000
|
|
||||||
warn: Increasing stack 0x11ff92000:0x11ff9b000 to 0x11ff90000:0x11ff9b000 because of access to 0x11ff91ff0
|
|
|
@ -1,13 +0,0 @@
|
||||||
Hello world!
|
|
||||||
M5 Simulator System
|
|
||||||
|
|
||||||
Copyright (c) 2001-2006
|
|
||||||
The Regents of The University of Michigan
|
|
||||||
All Rights Reserved
|
|
||||||
|
|
||||||
|
|
||||||
M5 compiled Sep 5 2006 15:28:48
|
|
||||||
M5 started Tue Sep 5 15:42:12 2006
|
|
||||||
M5 executing on zizzer.eecs.umich.edu
|
|
||||||
command line: build/ALPHA_SE/m5.opt -d build/ALPHA_SE/tests/opt/quick/00.hello/alpha/linux/o3-timing tests/run.py quick/00.hello/alpha/linux/o3-timing
|
|
||||||
Exiting @ tick 6870 because target called exit()
|
|
Loading…
Reference in a new issue