SCons: Support building without an ISA
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2
build_opts/NOISA
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2
build_opts/NOISA
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@ -0,0 +1,2 @@
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TARGET_ISA = 'no'
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CPU_MODELS = 'no'
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4
src/arch/noisa/SConsopts
Normal file
4
src/arch/noisa/SConsopts
Normal file
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@ -0,0 +1,4 @@
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Import('*')
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all_isa_list.append('no')
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6
src/arch/noisa/cpu_dummy.hh
Normal file
6
src/arch/noisa/cpu_dummy.hh
Normal file
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@ -0,0 +1,6 @@
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||||||
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class BaseCPU
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||||||
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{
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public:
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|
static int numSimulatedInstructions() { return 0; }
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||||||
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};
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@ -56,7 +56,8 @@ Source('pollevent.cc')
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||||||
Source('random.cc')
|
Source('random.cc')
|
||||||
Source('random_mt.cc')
|
Source('random_mt.cc')
|
||||||
Source('range.cc')
|
Source('range.cc')
|
||||||
Source('remote_gdb.cc')
|
if env['TARGET_ISA'] != 'no':
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||||||
|
Source('remote_gdb.cc')
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||||||
Source('sat_counter.cc')
|
Source('sat_counter.cc')
|
||||||
Source('socket.cc')
|
Source('socket.cc')
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||||||
Source('statistics.cc')
|
Source('statistics.cc')
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||||||
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@ -30,6 +30,9 @@
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||||||
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||||||
Import('*')
|
Import('*')
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||||||
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||||||
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if env['TARGET_ISA'] == 'no':
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||||||
|
Return()
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||||||
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#################################################################
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#################################################################
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#
|
#
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||||||
# Generate StaticInst execute() method signatures.
|
# Generate StaticInst execute() method signatures.
|
||||||
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4
src/cpu/nocpu/SConsopts
Normal file
4
src/cpu/nocpu/SConsopts
Normal file
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@ -0,0 +1,4 @@
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||||||
|
Import('*')
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||||||
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|
CpuModel('no', '', '', { '': '' })
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@ -31,6 +31,9 @@
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Import('*')
|
Import('*')
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||||||
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||||||
|
if env['TARGET_ISA'] == 'no':
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||||||
|
Return()
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||||||
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if env['FULL_SYSTEM']:
|
if env['FULL_SYSTEM']:
|
||||||
SimObject('BadDevice.py')
|
SimObject('BadDevice.py')
|
||||||
SimObject('CopyEngine.py')
|
SimObject('CopyEngine.py')
|
||||||
|
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@ -30,6 +30,9 @@
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||||||
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||||||
Import('*')
|
Import('*')
|
||||||
|
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||||||
|
if env['TARGET_ISA'] == 'no':
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||||||
|
Return()
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||||||
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||||||
if env['FULL_SYSTEM']:
|
if env['FULL_SYSTEM']:
|
||||||
Source('kernel_stats.cc')
|
Source('kernel_stats.cc')
|
||||||
Source('system_events.cc')
|
Source('system_events.cc')
|
||||||
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@ -33,21 +33,23 @@ Import('*')
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||||||
SimObject('Bridge.py')
|
SimObject('Bridge.py')
|
||||||
SimObject('Bus.py')
|
SimObject('Bus.py')
|
||||||
SimObject('MemObject.py')
|
SimObject('MemObject.py')
|
||||||
SimObject('PhysicalMemory.py')
|
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||||||
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||||||
Source('bridge.cc')
|
Source('bridge.cc')
|
||||||
Source('bus.cc')
|
Source('bus.cc')
|
||||||
Source('dram.cc')
|
|
||||||
Source('mem_object.cc')
|
Source('mem_object.cc')
|
||||||
Source('packet.cc')
|
Source('packet.cc')
|
||||||
Source('physical.cc')
|
|
||||||
Source('port.cc')
|
Source('port.cc')
|
||||||
Source('tport.cc')
|
Source('tport.cc')
|
||||||
Source('mport.cc')
|
Source('mport.cc')
|
||||||
|
|
||||||
|
if env['TARGET_ISA'] != 'no':
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||||||
|
SimObject('PhysicalMemory.py')
|
||||||
|
Source('dram.cc')
|
||||||
|
Source('physical.cc')
|
||||||
|
|
||||||
if env['FULL_SYSTEM']:
|
if env['FULL_SYSTEM']:
|
||||||
Source('vport.cc')
|
Source('vport.cc')
|
||||||
else:
|
elif env['TARGET_ISA'] != 'no':
|
||||||
Source('page_table.cc')
|
Source('page_table.cc')
|
||||||
Source('translating_port.cc')
|
Source('translating_port.cc')
|
||||||
|
|
||||||
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|
3
src/mem/cache/SConscript
vendored
3
src/mem/cache/SConscript
vendored
|
@ -30,6 +30,9 @@
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||||||
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||||||
Import('*')
|
Import('*')
|
||||||
|
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||||||
|
if env['TARGET_ISA'] == 'no':
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||||||
|
Return()
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||||||
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||||||
SimObject('BaseCache.py')
|
SimObject('BaseCache.py')
|
||||||
|
|
||||||
Source('base.cc')
|
Source('base.cc')
|
||||||
|
|
3
src/mem/cache/prefetch/SConscript
vendored
3
src/mem/cache/prefetch/SConscript
vendored
|
@ -30,6 +30,9 @@
|
||||||
|
|
||||||
Import('*')
|
Import('*')
|
||||||
|
|
||||||
|
if env['TARGET_ISA'] == 'no':
|
||||||
|
Return()
|
||||||
|
|
||||||
Source('base.cc')
|
Source('base.cc')
|
||||||
Source('ghb.cc')
|
Source('ghb.cc')
|
||||||
Source('stride.cc')
|
Source('stride.cc')
|
||||||
|
|
3
src/mem/cache/tags/SConscript
vendored
3
src/mem/cache/tags/SConscript
vendored
|
@ -30,6 +30,9 @@
|
||||||
|
|
||||||
Import('*')
|
Import('*')
|
||||||
|
|
||||||
|
if env['TARGET_ISA'] == 'no':
|
||||||
|
Return()
|
||||||
|
|
||||||
Source('base.cc')
|
Source('base.cc')
|
||||||
Source('fa_lru.cc')
|
Source('fa_lru.cc')
|
||||||
Source('iic.cc')
|
Source('iic.cc')
|
||||||
|
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@ -37,6 +37,9 @@ import SCons
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||||||
Import('*')
|
Import('*')
|
||||||
|
|
||||||
|
if env['TARGET_ISA'] == 'no':
|
||||||
|
Return()
|
||||||
|
|
||||||
if not env['RUBY']:
|
if not env['RUBY']:
|
||||||
Return()
|
Return()
|
||||||
|
|
||||||
|
|
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@ -31,10 +31,8 @@
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||||||
#include <Python.h>
|
#include <Python.h>
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||||||
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||||||
#include "base/types.hh"
|
#include "base/types.hh"
|
||||||
#include "cpu/base.hh"
|
|
||||||
#include "sim/serialize.hh"
|
#include "sim/serialize.hh"
|
||||||
#include "sim/sim_object.hh"
|
#include "sim/sim_object.hh"
|
||||||
#include "sim/system.hh"
|
|
||||||
|
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||||||
extern "C" SimObject *convertSwigSimObjectPtr(PyObject *);
|
extern "C" SimObject *convertSwigSimObjectPtr(PyObject *);
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||||||
SimObject *resolveSimObject(const std::string &name);
|
SimObject *resolveSimObject(const std::string &name);
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||||||
|
|
|
@ -32,28 +32,30 @@ Import('*')
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||||||
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||||||
SimObject('BaseTLB.py')
|
SimObject('BaseTLB.py')
|
||||||
SimObject('Root.py')
|
SimObject('Root.py')
|
||||||
SimObject('System.py')
|
|
||||||
SimObject('InstTracer.py')
|
SimObject('InstTracer.py')
|
||||||
|
|
||||||
Source('async.cc')
|
Source('async.cc')
|
||||||
Source('core.cc')
|
Source('core.cc')
|
||||||
Source('debug.cc')
|
Source('debug.cc')
|
||||||
Source('eventq.cc')
|
Source('eventq.cc')
|
||||||
Source('faults.cc')
|
|
||||||
Source('init.cc')
|
Source('init.cc')
|
||||||
Source('main.cc', bin_only=True)
|
Source('main.cc', bin_only=True)
|
||||||
Source('pseudo_inst.cc')
|
|
||||||
Source('root.cc')
|
Source('root.cc')
|
||||||
Source('serialize.cc')
|
Source('serialize.cc')
|
||||||
Source('sim_events.cc')
|
Source('sim_events.cc')
|
||||||
Source('sim_object.cc')
|
Source('sim_object.cc')
|
||||||
Source('simulate.cc')
|
Source('simulate.cc')
|
||||||
Source('stat_control.cc')
|
Source('stat_control.cc')
|
||||||
Source('system.cc')
|
|
||||||
|
if env['TARGET_ISA'] != 'no':
|
||||||
|
SimObject('System.py')
|
||||||
|
Source('faults.cc')
|
||||||
|
Source('pseudo_inst.cc')
|
||||||
|
Source('system.cc')
|
||||||
|
|
||||||
if env['FULL_SYSTEM']:
|
if env['FULL_SYSTEM']:
|
||||||
Source('arguments.cc')
|
Source('arguments.cc')
|
||||||
else:
|
elif env['TARGET_ISA'] != 'no':
|
||||||
Source('tlb.cc')
|
Source('tlb.cc')
|
||||||
SimObject('Process.py')
|
SimObject('Process.py')
|
||||||
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||||||
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@ -39,7 +39,14 @@
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||||||
#include "base/hostinfo.hh"
|
#include "base/hostinfo.hh"
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||||||
#include "base/statistics.hh"
|
#include "base/statistics.hh"
|
||||||
#include "base/time.hh"
|
#include "base/time.hh"
|
||||||
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||||||
|
#include "config/the_isa.hh"
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||||||
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#if THE_ISA == NO_ISA
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#include "arch/noisa/cpu_dummy.hh"
|
||||||
|
#else
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||||||
#include "cpu/base.hh"
|
#include "cpu/base.hh"
|
||||||
|
#endif
|
||||||
|
|
||||||
#include "sim/eventq.hh"
|
#include "sim/eventq.hh"
|
||||||
|
|
||||||
using namespace std;
|
using namespace std;
|
||||||
|
|
|
@ -30,6 +30,9 @@
|
||||||
|
|
||||||
Import('*')
|
Import('*')
|
||||||
|
|
||||||
|
if env['TARGET_ISA'] == 'no':
|
||||||
|
Return()
|
||||||
|
|
||||||
UnitTest('bitvectest', 'bitvectest.cc')
|
UnitTest('bitvectest', 'bitvectest.cc')
|
||||||
UnitTest('circletest', 'circletest.cc')
|
UnitTest('circletest', 'circletest.cc')
|
||||||
UnitTest('cprintftest', 'cprintftest.cc')
|
UnitTest('cprintftest', 'cprintftest.cc')
|
||||||
|
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